Automatisches Dummy-Füllen für die DSM-Technologie

Die zunehmende Komplexität der VLSI-Designs und IC-Prozesstechnologien erhöht die Diskrepanz zwischen Design und Fertigung. Die Ähnlichkeit zwischen einer auf dem Wafer gefertigten und einer im Layout-Werkzeug entworfenen Schaltung wird schwächer. Prozessvariationen, Herstellungsfehler usw. bilden neue Kostenengpässe (Durchlaufzeit, Produktivität), wenn wir in das Zeitalter der VLSI im Nanometerbereich eintreten. Dies motiviert die Forschung zur Verbesserung der Vorhersagbarkeit und der Ausbeute der VLSI-Fertigung sowie zu entwurfstechnischen Mitteln zur Überwindung von Prozessvariationen und lithografischen Fehlern. Ein CMP und andere Herstellungsschritte bei VLSI im tiefen Submikrometerbereich haben je nach lokalen Eigenschaften des Layouts unterschiedliche Auswirkungen auf die Bauelement- und Verbindungseigenschaften. Zur Verbesserung der Herstellbarkeit und Leistungsvorhersagbarkeit & zur Vereinheitlichung eines Layouts in Bezug auf vorgeschriebene Dichtekriterien werden "Dummy-Fill"-Geometrien in das Layout eingefügt. Die Vollchip-Dummy-Fill-Technik ist ein iterativer Prozess, der zeitaufwendig ist und die Größe des GDS erhöht.

Autorentext
Dr Afreen otrzymä B.E (E.C.) z wyró nieniem w 2005&M.Tech2009 z wyró nieniem za specjalizacj w VLSI&EMBEDDED SYSTEM z M.A.N.I.T, Bhopal. Otrzymäa doktorat z zakresu nanonauki i in ynierii od M.A.N.I.T. w Bhopalu. Posiada publikacje SCI oraz recenzenta mi dzynarodowych czasopism.Prof(Dr.)Kavita Khare jest HOD EC Dept. MANIT.

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